O efeito da largura de Fetch no desempenho das arquiteturas super escalar, trace cache e DTSVLIW

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dc.contributor.advisor-co1Reis Junior, Neyval Costa
dc.contributor.advisor1Souza, Alberto Ferreira de
dc.contributor.authorFreitas, Christian Daros de
dc.contributor.referee1Schneebeli, Hans Jorg Andreas
dc.contributor.referee2Fernandes, Edil Severiano Tavares
dc.date.accessioned2016-12-23T14:33:33Z
dc.date.available2007-06-11
dc.date.available2016-12-23T14:33:33Z
dc.date.issued2003-10-29
dc.description.abstractSuperscalar machines fetch multiple scalar instructions per cycle from the instruction cache. However, machines that fetch no more than one instruction per cycle from the instruction cache, such as Dynamically Trace Scheduled VLIW (DTSVLIW) machines, have shown performance comparable to that of Superscalars. In this paper we present experiments which show that fetching a single instruction from the instruction cache per cycle allows the same performance achieved fetching multiple instructions per cycle thanks to the execution locality present in programs. We also present the first direct comparison between the Superscalars, Trace Cache and DTSVLIW architectures. Our results show that a DTSVLIW machine capable of executing up to 16 instructions per cycle can perform 21.9% better than a Superscalar and 6.6% better than a Trace Cache with equivalent hardware. In the comparison between a DTSVLIW machine and an Alpha 21264 machine, we have shown that the DTSVLIW can perform 24,17% better than Alpha using integer programs, and 60,36% better than Alpha using floating point programs.eng
dc.description.resumoMáquinas Super Escalares trazem múltiplas instruções escalares da cache de instruções por ciclo. Contudo, máquinas que buscam na cache de instruções apenas uma instrução escalar por ciclo de relógio têm demonstrado níveis de desempenho comparáveis aos de máquinas Super Escalares, como é o caso de máquinas que seguem a arquitetura Dynamically Trace Scheduled VLIW (DTSVLIW). Neste trabalho, é mostrado através de experimentos que basta trazer uma instrução escalar por ciclo de máquina da cache de instruções para atingir praticamente o mesmo desempenho obtido trazendo várias instruções por ciclo graças à localidade de execução existente nos programas. Fazemos, também, a primeira comparação direta entre as arquiteturas Super Escalar, Trace Cache e DTSVLIW. Os resultados dos experimentos mostram que uma máquina DTSVLIW, capaz de executar até 16 instruções por ciclo, tem desempenho 21.9% superior que uma Super Escalar hipotética e 6.6% superior que uma Trace Cache com hardware equivalente. Quando comparada com uma máquina Alpha 21264, a máquina DTSVLIW apresenta um desempenho 24,17% superior, para os programas inteiros e, 60,36% superior, para os programas de ponto flutuante do SPEC2000.
dc.formatText
dc.identifier.citationFREITAS, Christian Daros de. O efeito da largura de Fetch no desempenho das arquiteturas super escalar, trace cache e DTSVLIW. 2003. 98 f. Dissertação (Mestrado em Informática) - Universidade Federal do Espírito Santo, Centro Tecnológico, Vitória, 2003.
dc.identifier.urihttp://repositorio.ufes.br/handle/10/6349
dc.languagepor
dc.publisherUniversidade Federal do Espírito Santo
dc.publisher.countryBR
dc.publisher.courseMestrado em Informática
dc.publisher.departmentCentro Tecnológico
dc.publisher.initialsUFES
dc.publisher.programPrograma de Pós-Graduação em Informática
dc.rightsopen access
dc.subject.br-rjbnArquitetura de computador
dc.subject.br-rjbnMemória cache
dc.subject.cnpqCiência da Computação
dc.subject.udc004
dc.titleO efeito da largura de Fetch no desempenho das arquiteturas super escalar, trace cache e DTSVLIW
dc.typemasterThesis
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